All about Field Programmable Gate Array, Verilog and VHDL
Sosialisasi Pembentukan Pengurus dan Anggota Asosiasi Kecerdasan Buatan DAY 2 – Minggu, 25 april 2021.
Pada kesempatan ini saya coba menjelaskan dengan singkat konten stranas Kecerdasan Artifisial di Indonesia, khususnya terkait dengan arah aktivitas atau penelitian Kecerdasan Artifisial di Indonesia. Silahkan untuk lebih jelasnya menyaksikan tayangan berikut…
Arah Aktivitas/Penelitian Kecerdasan Artifisial Indonesia
== klik tautan diatas untuk menyaksikan video-nya ==
Program Studi Teknik Elektro, Universitas Muria Kudus mengadakan acara Kuliah Tamu 2020 dengan topik FPGA dan aplikasinya. Nara sumber: Dr. Agfianto Eko Putra, M.Si. (Program Studi S1 Elektronika dan Instrumentasi, Departemen Ilmu Komputer dan Elektronika, Fak. MIPA, Universitas Gadjah Mada, Yogyakarta)
Selamat menonton dan semoga bermanfaat, Terima kasih.
Kuliah Tamu 2020 – FPGA dan Aplikasi-nya
== silahkan klik tautan di atas untuk menyaksikan video-nya ==
Rekaman live Sabtu, 4 Juli 2020
Pada Roundtable ini akan membahas mengenai Digital Signal Processing dan Deep Learning dengan narasumber:
by Kurniasari, E., Putra, A.E., and Agoestien, N.G.
Lifting and modulus operations are the main operations on the RSA algorithm which require long computation time. Implementation of the operation of the lift and modulus on hardware devices requiring more resources than other arithmetic operations. Montgomery modular multiplication, the method which can be used to simplify the operation of lift and modulus, is implemented on FPGA, to speed up the computing process. The implementation results in this study, which is done using VHDL on the Xilinx Artix 7 series FPGA, were able to work at a maximum frequency of 133.76 MHz, requiring 17.66% LUT (11,195 of 63,400) and 7.14% of IOBs (15 of 210).
by Afianah, N., Putra, A.E., and Dharmawan, A.
The studies related to the synthesis of backpropagation artificial neural network algorithms are still based on the direct synthesis, so it requires an effort to modify the algorithm into hardware language so it can be optimized, synthesized and implemented into the FPGA. The High-Level Synthesis (HLS) is a software compiler which able to convert C specifications into Register Transfer Level (RTL) form, which can be synthesized into FPGAs. So the designer can focus on the optimization of the algorithm itself, including speed and resource optimization. This paper discus the results of the synthesis of backpropagation artificial neural network algorithms using HLS (High-Level Synthesis) software. The C-synthesis results based on the Zynq7000 FPGA showed an accuracy of 96.56%, were able to be clocked with a period of around 9.37 ns, with resource usage of 18% for BRAM_18K, 67% for DSP48E, 25% for FF and 71% for LUT. While the utilization difference is not significant compare to the previous studies, the optimization effort using an HLS tools need to be taken into account.
Berangkat dari kebutuhan Software/Hardware Codesign, yaitu suatu perancangan terpadu (biasanya dalam konteks sistem benam atau embedded system) yang melibatkan komponen hardware dan software sekaligus, sehingga dibutuhkan piranti yang mendukung. Jika kita menggunakan prosesor umum (general processor), tentunya ada bagian-bagian prosesor yang tidak dibutuhkan untuk suatu aplikasi, misalnya tidak membutuhkan fasilitas ADC-nta, TIMER-nya, dll, tentunya akan membuat prosesor tersebut menjadi tidak efisien dan efektif lagi. Sementara itu dari sisi perangkat lunak atau software-nya sudah dipastikan dirancang dan diimplementasikan berbasis prosesor tersebut. Demikian juga solusi full perangkat keras, artinya algoritma atau komputasi dimodifikasi sedemikian rupa hingga bisa diimplementasikan dengan perangkat keras seluruhnya bukanlah perkara yang mudah, bahkan penuh tantangan, dan jika boleh saya tambahkan juga penuh dengan resiko.
Alternatif implementasi ditunjukkan pada gambar berikut ini. Isu utama-nya adalah (1) Performance dan Power Efficiency dan (2) Flexibilty, yang masing-masing seiring berlawanan arah (tradeoff). ASIC memang sejak awal dikenal dengan unjuk kerja dan efisiensi daya yang luar biasa, namun dari fleksibilitasnya sangat kurang, modifikasi rancangan pada ASIC tidak serta merta bisa diproduksi saat itu. Berbeda dengan teknologi prosesor umum yang fleksibilitas-nya menyesuaikan dengan program atau perangkat lunak yang ditanamkan. Jalan tengah-nya berupa penggunaan mikrokontroler, DSP, yang cenderung mirip prosesor, maupun FPGA yang cenderung mirip ASIC. Sehingga ide berikutnya adalah membuat sebuah chip yang memiliki kemampuan Processing System sekaligus Programmable Logic.
Algoritma kriptografi AES merupakan algoritma yang sering digunakan dalam menjaga kerahasiaan data. Kerahasiaan data merupakan parameter utama pengamanan data di berbagai sistem. Keamanan data dapat dicapai dengan mengkolaborasikan algoritma AES dengan algoritma kriptosistem lainnya. Oleh karena itu,perangkat keras pengeksekusi algoritma AES dengan sumber daya terbatas menjadi sangat penting.
Penelitian ini mengusulkan rancang bangun purwarupaperangkat keras untuk eksekusi algorima AES yang mengutamakan pemakaian sumber daya optimalmenggunakan FPGA tanpa mengorbankan kecepatan eksekusi. Pengoptimalan sumber daya ditempuh dengan merancang perangkat keras untuk enkripsi dengan dekripsi yang saling berbagi sumber daya, menggunakan arsitektur iteratif pada level putaran, arsitektur pipeline pada level transformasi, dan lebar data 32 bit.
Purwarupa perangkat keras pada penelitian ini menggunakan FPGA Xilinx Spartan®-6 Seri (XC6LX16-CS324) hasil pemodelan telah berhasil melakukan proses enkripsi dan dekripsi. Efisiensi perangkat keras yang dicapai adalah 1,94Mbps/Slice, sedangkan lewatan yang diperoleh adalah 308,96Mbps. Dengan pemakaian sumber daya hanya 6% dari yang tersedia pada FPGA.
Suatu hari sekian tahun yang lalu saya pernah berpikir bagaimana kalo buku-buku teks atau buku-buku ajar yang digunakan selama ini, yang hampir semuanya merupakan buku impor, diganti dengan buku-buku karya putra-putri bangsa, buku lokal…? Tentu akan menjadi hal yang membanggakan bukan…?
Alhamdulillah selama 26-27 September 2014 saya diminta menjadi pendamping penulisan buku ajar oleh sahabat saya pak Eko Didik Widianto (dosen prodi Sistem Komputer, UNDIP, Semarang). Dan yang lebih luar biasa lagi, ternyata buku beliau telah dicetak dan diterbitkan oleh Graha Ilmu, Yogyakarta. Judulnya “Sistem Digital: Analisis, Desain dan Implementasi“, dan pada kesempatan ini saya akan memberikan ulasan singkat, semoga bermanfaat…
Buku ini membahas dasar-dasar sistem digital mulai dari konsep, analisis, perancangan, implementasi dan evaluasi rangkaian logika. Pokok bahasannya tersusun atas 5 bagian, yaitu:
Abstract
Field Programmable Gate Array (FPGA) is susceptible from hazardous radiation that leads to be in error state. In order to avoid that condition, we apply a fault tolerance technique. Most of the fault tolerances today are only using one mode, mean the fault tolerance that is applied will run all of the time without any changing its design. It is neglect about the condition, when the hazard radiation will occur more frequently or not. As researches have shown that in the orbit, the radiation hazard, which is happening frequently in the South Atlantic Anomaly (SAA). Therefore, in this project creates a new methodology in implementation of fault tolerance by using dual mode, when radiation is happened frequent we apply more robust fault tolerance, if not frequent we apply by simple fault tolerance. A robust fault tolerance will use more resources and simple fault tolerance will use less resources. Configuration in FPGA is done by Dynamic Partial Reconfiguration (DPR) means the transition from robust to simple fault tolerance or vice versa is done while the system is running. In this paper will talk about the technical implementation of dual mode fault tolerance, by presenting systematically order and important aspect to get success in implementing the design. The paper shows a result that dual mode fault tolerance can be configured in FPGA successfully.
Hazard radiation can lead the system fault therefore Fault Tolerance is required. Fault Tolerant is a system, which is designed to keep operations running, despite the degradation in the specific module is happening. Many fault tolerances have been developed to handle the problem, to find the most robust and efficient in the possible technology. This paper will present the Five Modular Redundancy (FMR) with Mitigation Technique to Recover the Error Module. With Dynamic Partial Reconfiguration technology that have already available today, such fault tolerance technique can be implemented successfully. The project showed the robustness of the system is increased and module which is error can be recovered immediately.
(for the PDF click here)